Mēs uzrakstām testbench moduli un veicam simulāciju ModelSim vidē no Altera.
Nepieciešams
- - dators;
- - instalēta izstrādes vide Quartus II + ModelSim.
Instrukcijas
1. solis
Vispirms ir jāpārliecinās, vai Quartus II izstrādes vidē ir norādīts ceļš uz rīku ModelSim. Lai to izdarītu, atveriet izvēlni Rīki -> Opcijas. Opcijās dodieties uz Vispārīgi -> EDA rīka opcijas. Atrodam lauku ModelSim-Altera un ierakstām C: / altera / 13.0sp1 / modelsim_ase / win32aloem vai, noklikšķinot uz pogas ar trim punktiem, meklējam šo direktoriju savā datorā. Protams, Quartus versijai, kas nav mana, jums būs savs ceļš uz direktoriju "win32aloem".
2. solis
Jums ir FPGA projekts Quartus II. Kā rakstīt testus vai testbench (testbench) - šī ir atsevišķa raksta tēma. Pagaidām pieņemsim, ka jūsu testa stends jau ir uzrakstīts. Tagad izstrādes videi jāpasaka, kuru testu vēlaties izmantot simulējot. Lai to izdarītu, atveriet iestatījumus, izmantojot izvēlni Piešķirumi -> Iestatījumi … Atvērtajā logā sadaļā EDA rīka iestatījumi -> Simulācija noklikšķiniet uz pogas Pārbaudes soli … Šeit, starp citu, varat iestatīt vairākus testus un, sastādot projektu, pārejiet uz vajadzīgo.
3. solis
Atvērts logs testu rediģēšanai. Mēs vēl neesam izveidojuši nevienu testa solu, tāpēc saraksts ir tukšs. Noklikšķiniet uz pogas Jauns … Atvērtajā logā ir jāiestata testa iestatījumi.
Lauka kreisajā pusē noklikšķiniet uz pogas ar trim punktiem. Atlasiet failu ar testbench kodu un noklikšķiniet uz Atvērt. Tagad noklikšķiniet uz pogas Pievienot. Tests parādījās testu sarakstā.
Pēc tam laukā iestatiet augstākā līmeņa moduļa nosaukumu, kas definēts jūsu testbench. Laukā varat ievadīt jebkuru nosaukumu, pēc noklusējuma tas tiks automātiski izveidots tāpat kā moduļa nosaukums.
Tas ir viss, mēs esam iestatījuši testa pamata iestatījumus. Divreiz noklikšķiniet uz Labi. Tagad mūsu tests ir parādījies testa stendu nolaižamajā sarakstā. Vēlreiz noklikšķiniet uz Labi.
4. solis
Ja vēl neesat veicis projekta sintēzi, ir pienācis laiks to izdarīt. Izvēlnē atlasiet Apstrāde -> Sākt -> Sākt analīzi un sintēzi vai nospiediet taustiņu kombināciju Ctrl + K vai vienkārši noklikšķiniet uz atbilstošās ikonas augšējā panelī.
5. solis
Var sākt simulāciju. Izvēlnē atlasiet Rīki -> Palaist simulācijas rīku -> RTL simulācija (1) vai augšējā panelī noklikšķiniet uz ikonas RTL simulācija (2).
6. solis
Tiks palaists rīks ModelSim, kas izpildīs visas jūsu testbench rakstītās instrukcijas un apstāsies (ja testa kodā to norādījāt ar $ stop direktīvu). Ekrānā tiks parādītas FPGA ieejas un izejas signālu līmeņa diagrammas, kuras aprakstījāt savā projektā.